Circuiti sequenziali

In fase di sviluppo Stesura preliminare In fase di sviluppo

In questa pagina descrivo cosa è un circuito digitale sequenziale.

Definizione formale

Un circuito digitale sequenziale è una rete di porte logiche le cui uscite in un certo istante dipendono dal valore logico presente agli ingressi in quello stesso istante e negli istanti precedenti.

In alternativa, possiamo affermare che in una rete sequenziale il valore delle uscite dipende dagli ingressi e dallo stato del circuito, molto simile alla definizione di un automa di Mealy.

Esempio 1

Consideriamo il seguente circuito, costituito da due porte NOR:

Latch

I due ingressi vengono spesso chiamati Set e Reset, con il significato traducibile con imposta (a uno) e ripristina (a zero). Il nome assegnato alle due uscite Q e Q suggerisce che il loro valore è uno opposto all'altro.

Vediamo il funzionamento. Quando gli ingressi R ed S sono diversi, il comportamento sembra tipico di un normale circuito combinatorio:

sequanziale-latch

Quando entrambi gli ingressi R ed S sono bassi il valore di Q dipende dall'ordine con cui sono stati precedentemente cambiati gli ingressi R ed S oppure, se vogliamo, dallo stato memorizzato all'interno del circuito.

Latch RS in posizione di memoria

Quello realizzato è spesso indicato come latch SR o anche latch RS (nota 1).

Nelle figure precedenti manca una combinazione degli ingressi (R = 1 e S = 1). Non è riportata perché non utile a livello applicativo in quanto risulta Q = Q; a volte è indicato come stato non persistente (si veda uno dei seguenti esercizi) oppure, spiegazione meno convincente, è indicata come non valida.

Possiamo descrivere questa rete con la seguente tabella di verità:

R S Q nQ
0 0 Qn-1 nQn-1
0 1 1 0
1 0 0 1
1 1 0 0 nota 3

Il simbolo Qn-1 indica il valore precedente di Q, che è stato memorizzato. In altri termini significa che l'uscita rimane invariata.

I latch integrati

Sono disponibili come circuiti integrati sia latch R S che latch R S.

Spesso sono presenti ingressi aggiuntivi:

In genere gli ingressi PR e CL sono utilizzati per impostare il valore iniziale memorizzato nel latch. Spesso sono attivi bassi.

Di seguito la tabella di verità di un latch SR con ingresso di Enable attivo alto:

S R En Q nQ
X X L Qn-1 nQn-1
1 0 H 1 0
0 1 H 0 1
0 0 H Qn-1 nQn-1
1 1 H 0 0

Esercizio 2

Alla pagina www.digitalelectronicsdeeds.com.../labtopics.html sono disponibili le seguenti attività:

Si analizzi in particolare il funzionamento del latch D; spesso è chiamato transparent latch:

Latch D

Un chiarimento lessicale (nota 1)

Attività 3

Analizzare i fogli tecnici del 74HC75 (transparent latch) del 74HC279 (latch SR)

Flip Flop

Un Flip Flop (FF) è un circuito sequenziale le cui uscite cambiano esclusivamente in corrispondenza di uno dei fronti del segnale di clock CK (nota 2); in corrispondenza dell'altro fronte, del livello alto oppure del livello basso del clock le uscite non cambiano.

Il segnale di clock è evidenziato nel simbolo da un triangolo se il fronte attivo è quello di salita (Positive Edge Triggered, PET) oppure un triangolo ed un cerchio (nota 5) se il fronte attivo è quello di discesa (Negative Edge Triggered, NET).

Di seguito il simbolo di un Flip Flop JK, tra i vari FF quello forse di impiego più generale:

FF JK

Di seguito la sua tabella di verità, relativa ad un FF JK attivato dal fronte di salita del clock (PET):

J K CK Q nQ
X X Qn-1 nQn-1 1
X X 1 Qn-1 nQn-1 2
X X Qn-1 nQn-1 3
1 0 1 0 4
0 1 0 1 5
0 0 Qn-1 nQn-1 6
1 1 nQn-1 Qn-1 7

Esaminiamo la tabella di verità:

Spesso sono presenti ingressi aggiuntivi:

Gli ingressi CL e PR sono detti asincroni perché non sono sincronizzati dal clock. J e K sono detti ingressi sincroni in quanto il loro funzionamento è sincronizzato dal clock.

Di seguito il simbolo, come presente in Deeds:

FF JK

Osserviamo infine il seguente diagramma temporale esemplificativo:

FF: diagramma temporale

Esercizio 4

Alla pagina www.digitalelectronicsdeeds.com.../labtopics.html è disponibile la seguente attività:

Esercizio 5

Analizzare il seguente circuito (spesso indicato come FF D) e descrivere il suo funzionamento, anche in relazione alla tabella sopra riportata:

FF D

Alla pagina www.digitalelectronicsdeeds.com.../labtopics.html sono inoltre disponibili le seguenti attività:

Attività 6

Analizzare i fogli tecnici del 74HC112 (FF JK NET) e del 74HC74 (FF D PET).

Attività 7

I due circuiti integrati contenenti latch o FF più utilizzati sono il 74HC373 ed il 74HC374, molto simili tra di loro; gli altri presenti in questa pagina sono piuttosto vecchi e praticamente introvabili sul mercato. Analizzare i fogli tecnici di 74HC373 e 74HC374, individuando le differenze nel loro comportamento.

Note

  1. A volte, impropriamente, il latch RS è indicato come Flip Flop RS. Tale dizione è molto comune e spesso genera confusione
  2. Il fronte di un segnale digitale è il tratto verticale di un diagramma temporale da 0 a 1 (fronte di salita) oppure da 1 a 0 (fronte di discesa)
  3. Questa riga non è significativa del funzionamento corretto di un latch
  4. Precedentemente il valore di Q era indeterminato (X, don't care)
  5. Se si utilizza la simbologia IEC, invece del cerchio si trova un piccolo triangolo


Pagina creata nel novembre 2020. Ultima modifica: 4 dicembre 2020


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